界面新闻记者 | 徐美慧

界面新闻编辑 | 文姝琪

5月25日，在国际电路与系统研讨会ISCAS 2026上，华为公司董事、半导体业务部总裁何庭波在“半导体新路径探索与实践”主旨演讲中，正式发表半导体产业发展的新原则“韬（τ）定律”。

按照华为的官方表述，该定律主张以“时间（τ）缩微”替代“几何缩微”，通过逻辑折叠（LogicFolding）等技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

华为将其定义为半导体与电子系统演进的新指导原则。实际上，这也是中国厂商首次在半导体领域提出指导产业发展的新原则。

普罗资本产业合伙人丁珉向界面新闻记者解读称，韬（τ）定律与摩尔定律实际上是在不同维度上追求计算系统的性能。

其中，摩尔定律追求的是单颗芯片通过制程微缩，即缩小晶体管尺寸、提升单芯片算力。韬（τ）定律则换了一个视角，把着眼点放在整个计算系统的均一化晶体管密度上。

他对界面新闻记者表示，传统计算系统中，CPU、GPU与存储芯片之间的物理距离往往在厘米甚至分米量级，形成一个个集成电路晶体管的孤岛，平均到给定面积或体积，整体密度并不算高。

而通过先进封装把芯片尽可能拉近，即使单颗芯片的制程停留在7纳米或12纳米，整个体系的晶体管面密度和体积密度也能达到与更高制程系统相当的水平。

“追求整个体系晶体管的面密度和体积密度的均一化，让信息传导速度在系统内不存在瓶颈，应该是韬定律的一个核心思想。”丁珉说。

根据华为披露的数据，过去六年间，该公司已基于该定律成功设计并量产了381款芯片。其中，将于今年秋季面世的麒麟芯片，率先采用了逻辑折叠技术，性能大幅提升。

“未来十年，我们会持续走向全面折叠，甚至走向更多层的折叠，持续优化从器件、电路，到芯片和系统的全栈性能。”何庭波说。

何庭波。图片来源：华为官网

远期目标上，华为预计，到2031年，基于韬（τ）定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

丁珉对界面新闻记者分析，这一目标背后实际包含两个叠加因素：一方面是国内集成电路制程水平本身的渐进演进，另一方面是韬（τ）定律所代表的系统级整体优化，在每一档制程基础上叠加出额外的性能增量。

他注意到，何庭波展示的晶体管密度与系统频率增长曲线大致呈现三段式，2026年和2031年出现两次明显跃迁。

丁珉认为，这两个时点对应的可能是国内半导体工艺制程的节点提升，再叠加系统级优化后，达到等效1.4纳米的整体性能“应该有比较大的可能性能够达成”。

韬（τ）定律发布同日，何庭波将相关论文《A Time Scaling Theory for Multi-Layer Electronic Systems》提交至中国科学院科技论文预发布平台。

何庭波在论文中判断，摩尔定律主导下，半导体行业单纯的几何时代已经结束，每层独立优化、时间作为剩余项的时代也已经结束。

摩尔定律于1965年提出，核心内容是集成电路上可容纳的晶体管数量大约每18到24个月翻一番，性能也随之翻倍。这一规律主导半导体行业半个多世纪。不过，自2010年前后，半导体行业的演进速度已普遍低于摩尔定律的预测节奏，行业面临物理极限与经济效益的双重压力。

华为给出的技术方案在于多层级协同优化体系，即贯穿器件、电路、芯片到系统层面。

器件层面，华为通过优化晶体管与互连电阻和寄生电容，缩微器件级时间常数；电路层面，逻辑折叠通过突破传统平面布局，缩短关键路径走线长度并降低信号电阻电容负载；芯片层面，引入软件、架构、芯片的全栈软硬芯协同设计；系统层面，通过定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址，降低通信时延。

从论文披露的细节看，麒麟2026的逻辑折叠应用仍偏保守。该芯片采用的混合键合间距为1.5微米，折叠针对关键路径选择性应用，而不是在整个设计中全面应用。即便如此，论文测算麒麟芯片CPU核心频率今年将达3.1GHz。

根据论文预测，2026年到2035年，晶体管密度预计升至400MTr/mm²以上，麒麟芯片CPU核心频率已具备向4GHz及以上推进的空间。

论文截图。图片来源：《A Time Scaling Theory for Multi-Layer Electronic Systems》

事实上，绕开纯粹的几何缩微，转向系统级整合寻找性能增量，已不是华为一家的选择。

Yole Group数据显示，先进封装市场中2.5D与3D互连类型的营收，预计在2023年至2029年间保持37%的复合增长率。同时，整体先进封装市场规模到2030年有望达到约794亿美元，AI加速器、GPU与基于Chiplet的架构是主要推动力。围绕摆脱对单一制程节点的过度依赖，全球主要芯片厂商正在不同方向上同步给出答案。

丁珉对界面新闻记者表示，韬（τ）定律本质上的思想方法，过去十余年在全球集成电路行业已经或多或少有所体现。

他介绍，先进封装领域的2.5D（CoWoS）、3D等技术，本质都是通过把两颗或多颗芯片堆叠在一起、拉近集成电路晶体管之间的距离，从而提高整个系统的晶体管体积密度与面积密度。台积电此前提出的STCO（System Technology Co-Optimization，系统技术协同优化）也表达了与韬定律相近的思路，即不再一味追求单个晶体管尺寸的缩小，而是在系统层面整体优化计算系统的设计与制造工艺。

在他看来，华为此次发布，体现出其作为国内算力与集成电路领军企业，在STCO方面已经形成了一套带有自身特色且有清晰路线的技术体系。

值得关注的是，何庭波格外强调，未来一定属于开放合作，在半导体演进的路径上，没有一家企业可以独自完成所有答案。

丁珉对界面新闻记者表示，从二级市场表现、一级市场口碑到业内人士的讨论来看，围绕韬（τ）定律的关注度密集，整体反馈相对正向。

不过，界面新闻记者向多位业内人士了解到的信息显示，业内对韬（τ）定律的态度暂时尚不统一。

有业内人士向界面新闻表示，韬（τ）定律目前仍是一个较新的产业概念，不排除华为借此尝试树立新的行业标准、推动供应链聚集的可能，更深入的判断仍有待时间观察。

持保留意见的声音同时存在。另有相关人士向界面新闻表示，该定律目前仍有待实际验证，公开披露的信息尚不足以构成充分的理论支撑。